Forskjellen mellom Verilog og VHDL

Verilog vs VHDL

Verilog og VHDL er maskinvarebeskrivelsesspråk som brukes til å skrive programmer for elektroniske chips. Disse språkene brukes i elektroniske enheter som ikke deler datamaskinens grunnleggende arkitektur. VHDL er den eldre av de to, og er basert på Ada og Pascal, og arver derfor egenskaper fra begge språk. Verilog er relativt nylig, og følger kodingsmetodene til C-programmeringsspråket.

VHDL er et sterkt skrevet språk, og skript som ikke er sterkt skrevet, kan ikke kompilere. Et sterkt skrevet språk som VHDL tillater ikke blanding eller drift av variabler med forskjellige klasser. Verilog bruker svakt skriving, som er motsatt av et sterkt skrevet språk. En annen forskjell er sårfølsomheten. Verilog er saksfølsom, og ville ikke gjenkjenne en variabel dersom saken brukt ikke stemmer overens med hva det var tidligere. På den annen side er VHDL ikke saksfølsom, og brukere kan fritt endre saken, så lenge tegnene i navnet og rekkefølgen forblir de samme.

Generelt er Verilog lettere å lære enn VHDL. Dette skyldes blant annet populariteten til C-programmeringsspråket, noe som gjør de fleste programmerere kjent med konvensjonene som brukes i Verilog. VHDL er litt vanskeligere å lære og programmere.

VHDL har fordelen av å ha mye flere konstruksjoner som hjelper til på høyt nivå modellering, og det reflekterer den faktiske driften av enheten som er programmert. Komplekse datatyper og pakker er svært ønskelige når du programmerer store og komplekse systemer, som kan ha mange funksjonelle deler. Verilog har ingen konsept av pakker, og all programmering må gjøres med de enkle datatyper som leveres av programmereren.

Til slutt mangler Verilog bibliotekets styring av programvareprogrammeringsspråk. Dette betyr at Verilog ikke tillater programmerere å sette nødvendige moduler i separate filer som kalles under kompilering. Store prosjekter på Verilog kan ende opp i en stor og vanskelig å spore, fil.

Sammendrag:

1. Verilog er basert på C, mens VHDL er basert på Pascal og Ada.

2. I motsetning til Verilog er VHDL sterkt skrevet.

3. Ulike VHDL er Verilog saksfølsom.

4. Verilog er lettere å lære enn VHDL.

5. Verilog har svært enkle datatyper, mens VHDL tillater brukere å lage mer komplekse datatyper.

6. Verilog mangler bibliotekets ledelse, som for VHDL.